システムオンチップの開発: 段階とコスト 

システムオンチップの開発: 設計サイクル全体の段階とコスト

システム オン チップ (SoC) の作成は、エレクトロニクス設計の単なるステップではなく、デバイス アーキテクチャの根本的な変化です。私たちの実践では、ディスクリート コンポーネントから統合ソリューションに移行すると、PCB 面積が 40 ～ 60%、消費電力が最大 35% 削減されることがわかりました。しかし、仕様段階でのミスの代償として、数百万ルーブルの損害が発生し、市場参入が何年も遅れる可能性があります。システムオンチップの開発: 段階とコストアーキテクチャの複雑さ、選択された技術プロセス、および信頼性要件によって異なります。

多くの顧客は、SoC が Huawei や Apple のような巨大企業だけの領域であると誤解しています。これは誤解です。現在、カスタム ASIC および SoC ソリューションは、特に IoT、産業オートメーション、電気通信分野の中規模企業で利用可能です。重要な問題は「できるかどうか」ではなく、チップのライフサイクルの 7 つの重要な段階のそれぞれで予算を最適化する方法です。実際の数値、隠れたリスク、GOST または ISO 認証が最終見積もりにどのような影響を与えるかを分析します。

ステージ 1: アーキテクチャ設計と要件仕様

最初の段階でプロジェクト全体の成功の 80% が決まります。ここで私たちは図を描くのではなく、将来のチップの動作の数学的モデルを形成します。主なタスクは、ビジネス要件 (「デバイスは 1 つのバッテリーで 5 年間動作する必要がある」) を技術パラメータ (クロック速度、キャッシュ メモリ、コア電圧) に変換することです。

私たちのエンジニア チームでは、インターフェイスの分析から始めるのが通例です。 PCIe レーンは何本必要ですか? MIPI、USB 3.0、または独自の規格のうち、どの通信プロトコルがメインになりますか?ここでの間違いは致命的です。当社のクライアントの 1 つである産業用コントローラー メーカーは、IP コア ライセンスを節約するためにレガシー インターフェイスの使用を主張しました。結果: チップはリアルタイム ビデオ処理に必要な帯域幅を提供できませんでした。マスクの再設計には 15 万ドルの費用と 3 か月のダウンタイムがかかりました。

この段階で、技術ユニットの選択も決定されます。高周波プロセッサの場合、これは 7nm または 5nm になる可能性がありますが、成熟したほとんどの産業用アプリケーションでは、28nm、40nm、または 65nm プロセスが最適です。製造コストが安く、欠陥率が低く、極端な温度にも耐えることができます。この段階のドキュメントは要件仕様 (PRS) の形式で取得され、顧客と開発者の間で法的拘束力のある文書になります。

推奨事項:負荷のモデリングに時間を無駄にしないでください。 RTL コードを作成する前に、システム レベルのツール (SystemC) を使用してアルゴリズムをシミュレートします。これにより、後続の段階での予算が節約されます。

ステージ 2: RTL 設計とロジック検証

レジスタ転送レベル (RTL) は、システムの動作が Verilog または VHDL で記述されるハードウェア記述レベルです。これは最も労働集約的な段階であり、プロジェクト全体の時間の最大 40% を要します。エンジニアは、データがレジスタ間をどのように移動し、組み合わせロジックによって変換されるかを記述するコードを作成します。

しかし、コードを書くことは戦いの半分に過ぎません。検証には設計そのものよりも多くのリソースが必要です。検証エンジニアと設計者の比率は、多くの場合 3:1 です。なぜ？なぜなら、高価な再設計（設計の修正）を行わなければ、完成したシリコンのエラーを見つけることは不可能だからです。当社では UVM (Universal Verification Methodology) 手法を使用して、何百万ものランダムなチップ動作シナリオを生成するテスト環境を作成します。

重要な点は、安全基準への適合性を確認することです。 SoC が自動車産業向けである場合は、ISO 26262 (ASIL レベル) に準拠する必要があります。医療機器向け - IEC 62304。これらの規格の実装には追加の自己診断ロジック (BIST - ビルトイン自己テスト) が必要で、チップ面積が 5 ～ 10% 増加しますが、認証の前提条件です。

初心者が犯しやすい間違いは、コード カバレッジと機能カバレッジのメトリクスを無視することです。テストで 100% の成功が示されたプロジェクトを見たことがありますが、最初にハードウェアで起動すると、テストでカバーされなかったまれなデータ競合状態によりチップがフリーズしました。クリティカルなブロックには正式な検証を使用します。

ステージ 3: 合成、配置配線 (物理設計)

ロジックが検証されると、物理設計が始まります。 RTL コードはゲート ネットリスト (ゲート ネットリスト) に変換され、シリコン基板上に配置されます。ここでは、熱放散、シグナル・インテグリティ、およびパワー・インテグリティの問題について説明します。

この段階では、PPA が重要な役割を果たします。Power (エネルギー消費)、Performance (パフォーマンス)、Area (面積) です。これら 3 つのパラメータは熾烈な競争を繰り広げています。 1 つを改善すると、ほとんどの場合、他のものも悪化します。たとえば、クロック周波数を上げるには電圧を上げる必要があり、発熱量が急激に増加します。私たちの仕事は、仕様を満たすバランスを見つけることです。

クロック ツリー (クロック ツリー合成) には特に注意が払われます。クロック信号の分配が不均衡であると、タイミング違反が発生します。複雑なアルゴリズムを使用して、チップの異なる部分間のスキュー (信号到着時間の差) を最小限に抑えます。また、この段階では、鋳造規則に準拠するためにフィラーセルとウェルタップ構造が追加されます。

物理設計のための CAD (EDA ツール) ライセンスのコストは非常に高価です。海賊版ソフトウェアの使用は、法的リスクだけでなく、技術サポートや更新されたプロセス ライブラリの欠如のためにも容認できません。予算が 50 万ドル未満のプロジェクトの場合は、多くの場合、クラウド ソリューションを使用するか、物理設計を専門の設計会社に委託する方が合理的です。

ステージ4：マスクの生産準備と生産

物理デザインの最終出力は GDSII ファイルです。これは、チップのすべての層の幾何学的記述です。このデータは、TSMC、GlobalFoundries、SMIC などのファウンドリに送信されます。テープアウトステージが始まります。

この段階で最も費用がかかるのはフォトマスク（マスク）の製造です。マスクのセットの価格は技術単位によって異なります。 65nm プロセスの場合、キットの価格は 50,000 ～ 80,000 ドルになります。 28 nm の場合 – すでに 150,000 ～ 300,000 ドル。高度な 7nm の場合、価格は 300 ～ 500 万ドルを超えます。このため、成熟したプロセス技術を選択することが、小規模バッチの収益性の決定要因となることがよくあります。

量産に入る前に試作品（エンジニアリングサンプル）を作成します。通常、これは 50 ～ 100 枚のウェーハのバッチです。これらのチップは、厳しい実験室テストを受けています。温度範囲への適合性をテストします。産業用アプリケーションの場合、この規格では -40°C ～ +85°C (または +105°C) での動作が要求されます。商業用 - 0°C ～ +70°C。

重要なニュアンス: 工場との契約では、テープアウト後の仕様変更に対する罰則が規定されていることがよくあります。ロジック内の 1 つのエラーを修正する場合でも、編集には新しいマスクの作成が必要です。したがって、ここでは「2 回測定し、1 回カットする」というルールが文字通り機能します。

Stage 5: Testing, packaging and certification

裸のクリスタル（ダイ）はハウジングがなければ役に立ちません。ハウジングはチップを湿気、ほこり、機械的損傷から保護し、プリント基板との電気接触も提供します。パッケージ タイプ (BGA、QFN、LGA) の選択は、最終製品のコストと放熱効率に影響します。

テストはWafer Sort（ウエハの選別）とFinal Test（完成品の最終テスト）の2段階に分かれています。ウェーハソート段階では、ウェーハ上の各ダイがプローブによって検査されます。パッケージングにお金を無駄にしないように、欠陥のあるクリスタルにはマークが付けられ、排除されます。収量（収量）は重要なパラメータです。歩留まりが 60% の場合、良品チップ 1 個のコストは比例して増加します。

ロシアとEAEUの市場に参入するには、認証が必要です。電子部品は、技術規制 TR TS 004/2011 (低電圧機器の安全性) および TR TS 020/2011 (電磁両立性) に準拠する必要があります。適合証明書または適合宣言を取得するには、認定試験所での試験が必要です。 EAC マークがなければ、ロシア連邦での製品の販売は違法になります。

物流を考慮することも重要です。アジアからのチップの発送には遅延のリスクが生じています。最終メーカーの生産ラインの停止を避けるために、国内または友好的な管轄区域内の倉庫に安全在庫を形成することをお勧めします。

コスト分析: SoC 開発の価格を構成するもの

プロジェクトの費用は大きく異なります。ガイドとして、コストをカテゴリに分類しました。この数値は、40 ～ 65 nm プロセス テクノロジにおける中程度の複雑さのプロジェクト (IoT または産業オートメーション用のコントローラー) について示されています。

開発コスト (NRE - Non-Recurring Engineering) に加えて、生産単価 (BOM コスト) がかかります。これには、ウェーハ、パッケージング、テストのコストが含まれます。流通量が 10,000 個の場合、チップ 1 個の価格は 15 ～ 25 ドルになります。流通量が 1,000,000 個になると、価格は 3 ～ 5 ドルに下がります。したがって、投資収益率 (ROI) の計算は、予測販売量に基づいて行う必要があります。

私たちの仕事では、クライアントにモジュール式のアプローチを提供することがよくあります。完全な SoC を最初から開発する代わりに、ベース ダイを使用してそれにカスタム ブロックを追加できます。これにより、NRE コストが 30 ～ 40% 削減され、市場投入までの時間が 3 ～ 4 か月短縮されます。

ロシアとCISで開発を発注する価値がある理由

世界的なサプライチェーンの不安定性を背景に、開発の現地化は戦略的な利点となります。ロシアの技術局には、数学的モデリングとアルゴリズム最適化の強力な流派があります。私たちは単に「コードを書く」だけではなく、特定のタスクに合わせてアーキテクチャを最適化します。

地元の請負業者と協力すると、いくつかの目に見えない利点があります。

• 知的財産の法的保護。RTL コードおよび GDSII に対するすべての権利はお客様に帰属します。この作業はロシア連邦の法律に従って行われ、紛争の解決が簡素化されます。
• 言葉の壁も時差もありません。エンジニアと直接コミュニケーションをとることで、技術仕様を迅速に調整できます。
• インポート置換のサポート。開発されたチップはロシアの工業製品登録簿に登録されるため、政府の補助金や優遇融資を受けることが可能になる。
• 支払いの柔軟性。ルーブルで支払いができるため、顧客の為替リスクが軽減されます。

当社はマイクロ回路設計の全サイクルを専門としています。私たちは技術的な導入だけでなく、アジアの提携工場での生産体制もサポートし、あらゆる段階での品質管理を保証します。ビジネスにとって重要なのは、単に動作するチップではなく、プロジェクトの予測可能な経済性であることを私たちは理解しています。

ただし、チップの開発はコインの片面にすぎません。 2 番目の、同様に重要なタスクは、試作と量産に必要な電子部品を確実に供給することです。ここでプロのディストリビューターが役に立ちます。武漢新華隆科技有限公司。 2009 年に中国の「光谷」（武漢）で設立された同社は、世界の集積回路メーカーとエレクトロニクス業界の消費者との間の重要なリンクとしての役割を果たしています。

設計段階で信頼できるサプライヤーとの統合が重要なのはなぜですか?なぜなら、コンポーネントの選択がデバイス全体の成功を左右するからです。 Wuhan Xinhualong Technology は、オリジナル製品の透明性のある合法的なサプライ チェーンを提供します。同社のポートフォリオには、LHA6961 および ZJC2000 シリーズのアナログ - デジタル コンバータから Loongson 3 アーキテクチャ プロセッサ (LS3D5000 CPU) および LPDDR4 メモリに至るまで、現代のプロジェクトに不可欠なハイテク ソリューションが含まれています。 R-FDM320R069 RF ソリューションや LS76928 コントローラーなどのコンポーネントを利用できるため、エンジニアは実績のある高品質コンポーネントを中心にシステムを構築できます。

Wuhan Xinhualong Technology などのパートナーと協力する主な利点は、信頼性が保証されることです。すべての製品は公式ルートを通じてのみ供給されるため、完成した SoC のテスト段階で壊滅的な結果を招く可能性がある偽造品が使用されるリスクが排除されます。さらに、同社は社内のアプリケーション エンジニア (FAE) によるサポートを提供しており、産業オートメーション、電気通信、エネルギー要件を考慮した設計段階での最適なコンポーネントの選択を支援します。社内のエンジニアリング専門知識と、信頼できる販売代理店を通じた信頼できるコンポーネント ベースへのアクセスを組み合わせることで、納期を守れなかったり予算を超過したりするリスクが最小限に抑えられます。

よくある質問

SoC 開発サイクル全体にはどのくらい時間がかかりますか?

成熟した技術プロセス (40 ～ 65 nm) の平均的な複雑さのチップの場合、サイクルには 9 ～ 14 か月かかります。このうち、3 ～ 4 か月はアーキテクチャと RTL、4 ～ 5 か月は検証と物理設計、2 ～ 3 か月はマスクと最初のサンプルの作成、1 ～ 2 か月はテストとデバッグに費やされます。複雑な 7 ～ 12 nm プロジェクトには最大 24 か月かかる場合があります。

開発コストを削減することは可能でしょうか？

はい、コストを削減する主な方法は、オープン アーキテクチャの使用 (ライセンスを節約できる ARM の代わりに RISC-V など)、より成熟したプロセス テクノロジの選択 (28 nm ではなく 65 nm)、チップの最初のバージョンの冗長機能の排除 (MVP アプローチ)、実績のある IP ブロックの再利用です。

What is NRE and why is it so expensive?

NRE (Non-Recurring Engineering) は、1 回限りのエンジニアリング費用です。これらには、高度な資格を持つ専門家への賃金、高価なソフトウェアライセンス、フォトマスクの製造などが含まれます。パターンには数億ドルかかるリソグラフィー装置が必要なため、高価です。ただし、これらのコストは生産実行全体にわたって償却 (分配) されます。

チップのパフォーマンスについてどのような保証をしていますか?

当社は、チップが承認された仕様 (スペック) に準拠していることを保証します。ドキュメントが本番環境に転送される前に、FPGA 上で完全な検証とエミュレーションが実行されます。開発者の過失により、完成したチップにエラーが発見された場合（検証時に検出されなかった論理エラー）、契約に基づき当社が責任を負い、自己負担で修正を行います。ただし、工場の技術プロセスに依存するため、工場での歩留まりを 100% 保証することはできません。

SoC 開発は小規模バッチ (最大 1000 個) に適していますか?

原則として、いいえ。マスクコスト (NRE) が高いため、チップの単価は天文学的なものになります。最大 5,000 ～ 10,000 個のバッチの場合、FPGA (フィールド プログラマブル ロジック集積回路) または既製のマイクロコントローラーを使用する方が経済的です。 SoC は年間 50,000 ～ 100,000 ユニットの流通量で元が取れます。

結論

SoC 開発は、製品の長期的な競争力への投資です。適切に設計された SoC は、デバイスのコストを削減し、信頼性を向上させ、知的財産をコピーから保護します。成功の鍵は、慎重な早期計画、最適なプロセス技術の選択、経験豊富なエンジニアリング チームとの提携です。

Don't let high barriers to entry stop you.最新のツールと方法論により、幅広い企業が ASIC の作成にアクセスできるようになりました。まずは現在のアーキテクチャを監査し、カスタム SoC に移行する際の潜在的な節約額を計算します。

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